本文由半导体产业纵横（ID:ICVIEWS）编译自emiengineering

随着越来越多的传感器和电子设备在各地产生更多的数据，芯片设计正在发生变化。

过去，性能、功耗和成本之间的权衡主要由大型 OEM 在行业范围的扩展路线图范围内定义。芯片制造商设计的芯片符合这些OEM厂商提出的规格。但随着摩尔定律的放缓，以及越来越多的传感器和电子设备在各地产生更多的数据，设计目标和实现这些目标的手段正在发生变化。一些较大的系统公司已经将芯片设计纳入内部，专注于特定的数据类型和用例。与此同时，传统的芯片制造商正在创建灵活的架构，这些架构可以重复使用并轻松修改，以适应更广泛的应用。

在这种新的设计方案中，需要处理数据的速度和结果的准确性可能会有很大差异。需要在性能和总成本（包括可靠性和安全性）之间进行权衡。这反过来又决定了封装的类型、内存、布局以及需要多少冗余。新的设计方案还增加了新的问题，例如在系统之间同步时钟，封装中组件的不同老化率，以及由于行业对各种部分如何组合在一起以及可能出错的了解不足而产生的未知因素。

随着这些设计的推出，出现了一些创新的定制方法。在最近的Hot Chips 34会议上，英伟达高级首席工程师杰克·乔奎特（Jack Choquette）展示了该公司新的800亿晶体管GPU芯片。新架构考虑了空间局部性，允许来自不同位置的数据由可用的处理元素处理，以及时间局部性，其中多个内核可以对数据进行操作。目标是允许更多的块以同步或异步方式对数据片段进行操作，以提高效率和速度。这与现有方法形成鲜明对比，在现有方法中，所有线程都必须等待其他数据到达才能开始处理。

图1：线程块集群，允许在相邻的多处理器上共同调度某些处理。

来源：英伟达

AMD高级研究员艾伦·史密斯（Alan Smith）同样在会议上介绍了一种工作负载优化计算架构。在 AMD 的设计中，数据路径已拓宽，以便进行数据转发和重用。与英伟达的架构一样，目标是消除数据路径中的瓶颈，简化操作并提高各种计算元素的利用率。为了提高性能，AMD 消除了对持续拷贝备份内存的需求，从而显著减少了数据移动。

AMD 的全新 Instinct 芯片包括一个灵活的高速 I/O 和一个连接各种计算元件的 2.5D 高架桥。英特尔则是通过其嵌入式多芯片互连桥接器（EMIB）将多个芯片整合为一个芯片。苹果公司已经使用了这种方法，桥接了两个基于Arm的M1 SoC来创建其M1 Ultra芯片。

图 2：AMD 的带扇出桥接的多芯片方法。来源：AMD

所有这些架构都比以前的版本更灵活，小芯片方法为大型芯片制造商提供了一种定制芯片的方法，同时仍然为广泛的客户群提供服务。与此同时，谷歌、Meta和阿里巴巴等系统公司正在更进一步，从头开始设计专门针对其数据类型和处理目标进行调整的芯片。

特斯拉的数据中心芯片架构就是一个很好的例子。在人工智能革命的早期，计算速度要求与摩尔定律一起扩展，特斯拉低压和硅工程副总裁彼得班农在最近的台积电技术研讨会上的一次演讲中说。但在过去的五年里，他们的研究轨迹发生了明显的变化，计算需求每三到四个月翻一番，因为人们已经找到了如何训练越来越大的模型，这些模型继续提供越来越好的结果。

班农说，特斯拉设计团队设定了一个扩大规模的目标，对机器的尺寸没有实际限制。我们的想法是，如果机器对于特定型号来说不够大，我们就会扩大机器并使其更大。我们希望能够利用多个级别的并行性 - 在训练级别的数据和模型级并行性，以及在训练卷积和矩阵乘法时您正在执行的固有操作中的并行性。我们希望它是一个完全可编程和灵活的硬件。

ASIC是定制芯片，但是在每个新的工艺节点上，成本都在上升到只有最高产量的应用（如智能手机或PC）才足以收回设计和制造成本的程度。越来越多的系统公司通过使用他们在内部设计的芯片来吸收不断上升的成本，并且他们希望在更长的时间内扩展这些定制架构。

为了从这些设计中获取更高的每瓦性能，他们还针对特定的软件功能以及软件如何利用硬件来优化芯片－这是一个复杂且经常迭代的过程，需要通过定期软件更新进行持续的微调。例如，在数据中心的情况下，这些芯片可以提高每瓦特的性能并运行得更快，这具有降低服务器机架供电和冷却的电力成本的额外好处。

还有其他注意事项。其中：

预计更多的设备将作为多芯片或多设备系统的一部分运行，通常包括AI / ML的元素。

为了节省功耗和成本，设计团队根据应用确定不同功能的优先级，然后根据特定的设计目标将多个芯片封装在一起或对单个SoC进行分区。

随着越来越多的芯片制造商采用小芯片方法，他们需要考虑关键和非关键数据路径的混合。这涉及从噪声考虑到封装中的芯片偏移，由于这些封装中的不同材料引起的热膨胀系数以及组件本身的工艺变化。虽然Arm，Synopsys（ARC处理器）等公司以及越来越多的RISC-V供应商在表征其IP方面做得很全面，但角落案例和潜在互动的数量正在增加。

所有这些都使设计、验证和调试过程变得更加困难，如果对异常可能出现的位置的数量和知识不足，则可能会在制造过程中产生问题。这就解释了为什么越来越多的EDA、IP、测试/分析和安全公司开始提供服务来补充内部设计团队的工作。

瑞萨电子执行副总裁Sailesh Chittipeddi表示：这不再是设计一个CPU，它将为每个工作负载执行x，y和z功能，而不考虑支出。这就是为什么所有这些公司现在都变得更加垂直化。他们正在推动他们需要的解决方案。这包括系统级的人工智能。它包括电气和机械功能之间的相互作用，包括放置特定连接器的级别。这也推动了更多的CAD公司进入系统级支持和系统级设计。

从手机和汽车到工业应用，越来越多的垂直市场正在发生这种转变，并且正在推动一波规模较小的收购浪潮，这些收购远低于雷达，因为芯片制造商希望为广泛的新市场定位他们的硬件。例如，瑞萨电子在6月份收购现实分析，旨在为各种工业细分市场创建AI模型。

这项技术可以用来观察系统中的振动，并预测特定部件何时会失效，Chittipeddi说，我们可以将这些模型导入到我们的MCU上，这些MCU可用于控制这些系统。

然而，特定领域的解决方案增加了EDA公司的压力，要求他们找出哪些共性可以自动化。对于在单个工艺节点上开发的平面芯片，这要容易得多。但随着越来越多的市场数字化——无论是汽车、工业、军用/航空、商业还是消费类——它们的目标正变得越来越不同。

随着在不同工艺节点上开发的小芯片是为定制封装开发的，这种差异预计只会增长，这些封装可能基于从扇出中的支柱到完整的3D-IC实现的所有内容。在某些情况下，甚至可能同时存在2.5D和3D IC的组合，西门子EDA将其标记为5.5D。

对于EDA和IP公司来说，好消息是这大大增加了对仿真、仿真、原型设计和建模的需求。大型系统供应商也一直在向EDA供应商提出更高的要求，要求他们优化更多系统公司的设计流程，但他们没有足够的数量来保证这种投资。取而代之的是，系统公司已经与EDA和IP公司联系以提供专家服务，从交易关系转向更深层次的合作伙伴关系，并使EDA公司更深入地了解各种工具的使用方式。

许多新玩家在垂直领域整合得更多，因此他们在内部做得更多，是德科技副总裁兼设计和仿真总经理 Niels Faché 说。人们对系统级仿真的兴趣越来越大，公司内部和公司之间对协作工作流程的需求也越来越大。我们也看到了更多通过设计进行迭代。所以你有一个开发团队，一个质量团队，你就需要不断更新设计。

对于正在为OEM设计芯片的芯片公司来说，这只是挑战的一部分。如果你看看汽车市场，就会发现从根据需求设计芯片组开始，Faché说。在初始阶段，芯片公司可能会使用该软件构建参考设计，并设置如何使用该软件。然后，OEM将寻求优化。例如，如果您正在开发雷达芯片，那么它不仅仅是一个雷达子系统。这是在更大的技术堆栈背景下的雷达。

该堆栈可能包括射频封装，天线和接收器，而OEM使用EDA构建无线电。

设计团队面临的一大挑战是，更多的设计正在变得前置。不仅仅是创建芯片架构，然后在设计过程中找出细节，而是需要在架构层面解决更多问题。

有一个案例是，一家芯片公司出货的芯片消耗了太多功率，OEM不满意，西门子数字工业软件执行副总裁Joe Sawicki说。但你不会知道，仅仅运行应用程序。人工智能使这个问题变得更加严重，因为它不仅仅是关于软件的问题。现在你有所有这些推理运行在它上面。如果不关心延迟，则可以在云中放置一个通用芯片，在那里只需与云进行通信并取回数据即可。但是，如果你有实时的东西，它需要立即响应，你无法承受这种延迟，你想要低功耗。因此，至少对于加速器来说，则希望对其进行定制设计。

新普斯的产品营销经理戈登·库珀对此表示赞同。如果你正在使用人工智能，它是100%的时间都在使用，还是很好？如果我只想说我的芯片上有AI，也许我只需要使用DSP来做AI，他说。有一个权衡，这取决于背景。如果你想要100%的时间全面推广AI，也许你需要添加外部IP或额外的IP。

人工智能的一大挑战是保持设备最新，因为算法不断更新。如果设计是一次性的，并且所有内容都针对一个或多个算法进行了优化，这将变得更加困难。因此，虽然架构需要在性能方面具有可扩展性，但它们也需要随着时间的推移以及系统中其他组件的上下文中具有可扩展性。

软件更新可能会对时钟造成严重破坏。你对芯片同步质量所做的任何事情都会影响延迟、性能、功耗和上市时间，Movellus首席执行官Mo Faisal在2022年人工智能硬件峰会上的一次演讲中说。人们正在构建越来越大的芯片，比如光罩大小的芯片，在那里你可以优化核心并确保它与软件配合得很好。这是矩阵乘法，图形计算，你并行投入的核心越多越好。然而，这些芯片现在正面临挑战。以前，这对英特尔和AMD的一两个团队来说是一个问题。现在这是每个人的问题。

保持所有内容同步正在成为一个过程，而不是单个功能。你可能有不同的工作量，费萨尔说。因此，可能只想对一个工作负载使用 50 个内核，而对于下一个工作负载，则可能希望使用 500 个内核。

同时也存在开关噪声问题。在过去，其中一些问题可以用保证金来解决。但在高级节点上，该增加了将电子穿过非常细的导线所需的时间和精力，反过来又会产生电阻并增加散热。因此，在每个新节点上，权衡变得更加复杂，并且包中不同组件之间的交互是累加的。

如果你看看5G，这意味着汽车领域与数据中心或消费者不同，Cadence产品营销集团总监Frank Schirrmeister在接受采访时表示。它们都具有不同的延迟吞吐量。AI/机器学习也是如此。这取决于域。然后，因为一切都是超连接的，所以它不仅在一个域内。因此，它本质上需要同一芯片的许多变体，这就是异构集成变得有趣的地方。

结论

整个芯片设计生态系统都在不断变化，并一直延伸到软件。过去，设计团队在高度抽象级别编写的软件将足够好地工作，并且随着每个新节点的引入，将会有定期的改进。但是，随着扩展的好处逐渐减少，以及随后需要更快处理的数据的增加，每个人现在都必须更加努力地工作，他们必须与过去从未接触过的团体进行更多的协作。

至少就功耗和性能而言，最好的方法是使用定制或半定制架构为特定目的设计芯片。但这会产生一系列问题，这些问题需要时间来解决。用于2.5D和3D设计的工具刚刚开始推出，芯片制造商正在制定计划，以确定它们将如何变得非常具体，或者足够通用，以便能够在多个设计中利用其架构。无论哪种方式，每个学科的工程师都需要开始超越他们的关注领域，关注芯片系统和系统。未来是光明的，但也更具挑战性。

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